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UPD720101F1-EA8 库存 & 价格

NEC HOST CTLR USB 2.0 144-FBGA
71.74
UPD720101F1-EA8
显示的图像仅供参考,应从产品数据表中获得准确的规格。
UPD720101F1-EA8 NEC
NEC
  • 制造商:
    NEC
  • 制造商型号#:
    UPD720101F1-EA8
  • 百芯编号#:
    CM362174213
  • 价格(CNY):
    71.74
  • 百芯库存:
    251
  • 可供应量:
    195 个在库
    此为供应商库存,需要与销售确认
  • 产品描述:
    HOST CTLR USB 2.0 144-FBGA
  • 文档: 3D模型
UPD720101F1-EA8 购买 UPD720101F1-EA8 库存和价格更新于 2025-06-14 03:50:22
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    器件型号: UPD720101F1-EA8
    百芯编号: CM362174213
    制造商: NEC
    封装: LFBGA
    价格
    71.74
    总计: 446
    MOQ: 1
    库存地点: 香港
    发货日期: 2025/06/19 (预期 )
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    3D模型
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    UPD720101F1-EA8 数据规格书
    UPD720101F1-EA8 数据手册Datasheet
    36 Pages, 377 KB
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    UPD720101F1-EA8 数据手册Datasheet
    38 Pages, 464 KB
    2005/03/03
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    36 Pages, 459 KB
    2012/04/03
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    UPD720101F1-EA8 数据手册Datasheet
    36 Pages, 407 KB
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    尺寸 & 包装
    类型
    描述
    产品生命周期
    Unknown
    符合标准
    类型
    描述
    RoHS标准
    RoHS Compliant
    含铅标准
    Lead Free
    出口分类
    类型
    描述
    香港进出口证
    NLR
    产品概述
    • The µPD720101 complies with the Universal Serial Bus Specification Revision 2.0 and Open Host Controller Interface Specification for full-/low-speed signaling and Intel"s Enhanced Host Controller Interface Specification for high-speed signaling and works up to 480 Mbps. The µPD720101 is integrated 3 host controller cores with PCI interface and USB2.0 transceivers into a single chip.
    • FEATURES
    • • Compliant with Universal Serial Bus Specification Revision 2.0 (Data rate 1.5/12/480 Mbps)
    • • Compliant with Open Host Controller Interface Specification for USB Rev 1.0a
    • • Compliant with Enhanced Host Controller Interface Specification for USB Rev 1.0
    • • PCI multi-function device consists of two OHCI host controller cores for full-/low-speed signaling and one EHCI host controller core for high-speed signaling.
    • • Root hub with 5 (max.) downstream facing ports which are shared by OHCI and EHCI host controller cores.
    • • All downstream facing ports can handle high-speed (480 Mbps), full-speed (12 Mbps), and low-speed (1.5 Mbps) transaction.
    • • Configurable number of downstream facing ports (2 to 5)
    • • 32-bit 33 MHz host interface compliant to PCI Specification release 2.2
    • • Supports PCI Mobile Design Guide Revision 1.1
    • • Supports PCI-Bus Power Management Interface Specification release 1.1
    • • PCI bus bus-master access
    • • System clock is generated by 30 MHz X’tal or 48 MHz clock input.
    • − System clock frequency should be set from system software (BIOS) or EEPROM. More detail, see µPD720101
    • User’s Manual.
    • • Operational registers direct-mapped to PCI memory space
    • • Legacy support for all downstream facing ports. Legacy support features allow easy migration for motherboard implementation.
    • • 3.3 V power supply, PCI signal pins have 5 V tolerant circuit.

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